Fristen für externe FPGA-Schnittstellen

Guten Tag. In diesem Artikel möchte ich so einfach und klar wie möglich darüber sprechen, wie Zeitbeschränkungen für synchrone FPGA-Schnittstellen berechnet werden. Einfach - nicht kurz, aber einfache Wörter, die Sie leicht verstehen können. Wenn Sie ein Anfänger sind und vor der Aufgabe stehen, Ihren ersten SPI zu beschreiben, sollte dieser Artikel Ihnen helfen, zu verstehen, wofür die Einschränkungen gelten und wie sie berechnet werden.

Einführung

Zeitbeschränkungen sind einige Informationen, mit denen das Zeitanalyse-Dienstprogramm im CAD-System berechnen kann, ob die Daten alle Register des Projekts erfolgreich durchlaufen. Der Benutzer muss diese Einschränkungen selbst berechnen und in die Zeitbeschränkungsdatei eintragen. Ohne diese Einschränkungen schreibt der Benutzer ein Projekt nach dem Zufallsprinzip, ohne seine Leistung zu überprüfen, und der Compiler schwört, dass er keine Einschränkungen gefunden hat.



Im vorherigen Artikel ( Link) Ich habe darüber gesprochen, was die Datenübertragung zwischen zwei Registern ist und wie die Ausführung von Zeitbeziehungen bei der Datenübertragung innerhalb des FPGA berechnet wird, wenn beide Register in Betracht gezogen werden, liegen die Pfade von Taktsignalen und Datensignalen innerhalb des FPGA. Aus diesem Artikel muss ein Verständnis des Konzepts der synchronen Logik als Netzwerk abgeleitet werden, das aus einer Vielzahl von Übertragungen zwischen Registern (Abb. 1) und dem Begriff "Slack" (Abb. 2) besteht.



In diesem Artikel werden Fälle der Datenübertragung betrachtet, bei denen sich eines der beiden Übertragungsregister außerhalb des FPGA befindet - dies ist ein Register eines externen Geräts - eines Mikrocontrollers, eines ADC usw.





Zahl: 1. Das Schema der Datenübertragung zwischen Registern vom Quellregister (Quelle) zum Zielregister (Ziel).





Zahl: 2. Die Bedeutung von Durchhängen relativ zur Erfassungsfront am Eingang des Empfangsregisters.



Allgemeine Formeln zur Berechnung des Durchhangs, abgeleitet im vorherigen Artikel:

$$

$$\min SetupSlack = \min DataRequired - \max DataArrival =$$

$$

$$=SR+\min t_{CLKtoDST}-\max t_{CLKtoSRC}-\max t_{SU}-\max t_{CO}-\max t_D$$

$$

$$\min Hold Slack = \min DataArrival - \max DataRequired =$$

$$

$$=-HR+\min t_{CLKtoSRC}-\max t_{CLKtoDST}+\min t_{CO}-\max t_H+\min t_D$$

Lassen Sie uns die Bedingungen durchgehen.



Durchhang ist eine Zeitspanne. Es muss positiv sein.



Voreingestellte Zeit (Rüstzeit,$$$t_{SU}$) - die Mindestzeit, zu der sich die Daten bereits am Eingang des Empfangsregisters befinden müssen, wenn die Taktfront am Takteingang des Empfängers ankommt.



Haltezeit (Haltezeit,$$$t_H$) Ist die Mindestzeit, die die Daten noch am Eingang des Empfängers halten müssen, nachdem die Taktfront am Takteingang des Empfängers angekommen ist.



Antwortzeit registrieren (Zeit von der Uhr bis zur Ausgabe,$$$t_{CO}$) Ist die Zeit vom Eintreffen der Taktfront bis zum Takteingang des Quellregisters bis zum Auftreten neuer stabiler Daten an seinem Ausgang.



SR und HR sind Setup and Hold Relationship, die Differenz zwischen den Momenten der Vorderseite des Captures und der Vorderseite des Triggers an der Quelle der Uhr unter Berücksichtigung der Instabilität. Bei der Analyse interner FPGA-Übertragungen werden nur die ansteigenden Flanken des Takts berücksichtigt, so dass dieser Ausdruck vereinfacht wird$$$SR = T-CSU , HR=CHU$... Da Schnittstellen jedoch häufig unterschiedliche Fronten verwenden, sollte eine allgemeinere Darstellung verwendet werden.

Der voreingestellte / gehaltene Taktjitter (CSU / CHU) ist ein Maß für den Taktjitter. In den Berechnungen trägt es die Bedeutung des "Nur für den Fall" -Randes, um die Phänomene zu berücksichtigen, die durch die unvollständige Häufigkeit des Gerinnsels verursacht werden.



$$$t_D$ Ist die Zeit, die das Datensignal zwischen Registern wandert.

$$$t_{CLKtoSRC}$Ist die Zeit, die die Flanke des Taktsignals benötigt, um von der Taktquelle zum Takteingang des Quellenregisters zu gelangen. Und von der Taktquelle zum Zielregister$$$t_{CLKtoDST}$...



Die Signalpfade sind in Abbildung 3 dargestellt





. 3. Bezeichnung der Laufzeit der Pfade von Taktsignalen und Daten.



In diesem Bild sehen wir zwei Punkte - grün und rot. Beide sind Punkte, an denen die Pfade des Quell- und des Zielblocks noch nicht auseinander gegangen sind. Der grüne Punkt ist der Ausgang des globalen Taktpuffers, der Einstiegspunkt in das globale Taktnetz des FPGA, relativ zu dem die Takteingänge aller Register ungefähr gleich weit voneinander entfernt sind. Der rote Punkt ist ein beliebiger Punkt im globalen Uhrennetzwerk, an dem sich die Uhr wie am Eingang des Netzwerks noch nicht in zwei Kopien von sich selbst aufgeteilt hat, die in verschiedene Register gegangen sind. Aber nur der grüne Punkt ist ein geeigneter Punkt, um die Zeiten für den Durchgang von Uhren zu zählen, da er sich an einer Stelle befindet, die für den Compiler verständlich ist. In diesem Beispiel am Eingang des globalen Taktnetzwerks. Bei einfachen Schnittstellen, die von außen getaktet werden, kann der grüne Punkt jedoch nur ein FPGA-Zweig sein.Der Compiler kennt die Timings von diesem Punkt zu jedem der Register. Und der rote Punkt, der Ort des zufälligen Zusammentreffens der Pfade der beiden analysierten Uhren, ist für den Startpunkt nicht geeignet.

Arten der analysierten Übertragungen

Lassen Sie uns Fälle für die zeitliche Analyse klassifizieren. Die Analyse wird für jedes FPGA-Bein in Bezug auf einen bestimmten Block separat durchgeführt. Als Ergebnis der Analyse wird die Fähigkeit des Beins bewertet, Daten korrekt zu senden oder zu empfangen. Die externe Schnittstelle für den synchronen Datenaustausch zwischen dem FPGA und einem externen Gerät besteht aus mehreren Leitungen, die mit den Beinen verbunden sind. Von diesen ist eine Linie die Shred-Linie. Es muss zwischen den Registern auf beiden Seiten geteilt werden. Die verbleibenden Zeilen, eine oder mehrere, sind unidirektionale Eingabe- oder Ausgabezeilen. Was eine Eingangsleitung für ein FPGA ist, ist eine Ausgangsleitung für ein externes Gerät und umgekehrt. In diesem Artikel werden nur die einfachsten Fälle der zeitlichen Analyse betrachtet, sodass wir nicht auf asynchrone und selbstgesteuerte Schnittstellen sowie auf die Verwendung bidirektionaler E / A-Leitungen eingehen.



Analysefälle können nach der Richtung der Daten relativ zum FPGA (Input / Output) und der Richtung des Takts relativ zum FPGA klassifiziert werden (Daten werden vom FPGA / von einer externen Quelle getaktet). Für jeden Fall gibt es zwei Arten von Analysen (Setup / Hold). Insgesamt vier Fälle für die Analyse und acht Gleichungen, die wir ableiten müssen.

Ausgabe von Daten, die von einem internen FPGA-Takt getaktet werden

Betrachten Sie den Fall, in dem wir etwas auf unserem Fetzen herausgeben müssen (Abb. 4).

Das grundlegende Datenübertragungsschema hat sich nicht geändert. Aber die Register gehören jetzt zu zwei verschiedenen Mikroschaltungen, und der Datenpfad zwischen ihnen ist keine kombinatorische Logik, sondern nur Spuren auf der Platine. Und unsere Aufgabe ist es, die bekannten Slack-Formeln an eine etwas andere Situation anzupassen.





Zahl: 4. Übertragen Sie Daten auf Ihrer eigenen FPGA-Uhr nach außen.



In Abbildung 4 sehen wir ein Übertragungsschema zwischen den Registern. Es zeigt die Zeiten der Prozesse, die jedem der Register zugeordnet sind, und die Zeiten, für die Signale die Pfade durchlaufen.



Ich habe die folgende Indizierung festgelegt: Die Zeit, die sich auf die Daten bezieht, ist mit dem Buchstaben D gekennzeichnet. Die Zeit, die sich auf die Uhr bezieht, ist mit dem Buchstaben C gekennzeichnet. Wenn ein Ereignis innerhalb des FPGA auftritt, wird seine Zeit mit einem "int" -Index markiert, und wenn in einem externen Gerät, dann mit "ext". ... Die Zeit, die der Chunk benötigt, um von der Chunk-Quelle zum Chunk-Ausgangsstamm zu gelangen, hat den längsten Index "Cintout". DataTrace und ClkTrace sind die Laufzeiten der entsprechenden Leiterbahnen auf der Leiterplatte. Der "CLK" -Block symbolisiert eine Art interne Uhrquelle.



Das Hauptmerkmal der in der Abbildung genannten Mengen ist, dass sie alle positiv sind. Alle von ihnen sind gleich der absoluten Dauer aller physikalischen Prozesse, was bedeutet, dass sie physikalisch nur positive Werte sein können. Dies ist wichtig für weitere Überlegungen.



Jetzt werden wir uns die Analyse des voreingestellten Durchhangs genauer ansehen. In Abbildung 4 können wir die beobachteten Werte leicht mit den Begriffen der Slack-Formeln korrelieren:

$$

$$t_{CLKtoSRC} = t_{Cint}$$

$$

$$t_D = t_{Dint}+DataTrace+t_{Dext}$$

$$

$$t_{CLKtoDST}=t_{Cintout}+ClkTrace+t_{Cext}$$

Lassen Sie uns nun diese Gleichungen in die voreingestellte Slack-Formel einsetzen:

$$

$$\min SetupSlack = \min DataRequired - \max DataArrival =$$

$$

$$=SR+\min t_{CLKtoDST}-\max t_{CLKtoSRC}-\max t_{SU}-\max t_{CO}-\max t_D=$$

$$

$$=SR+\min (t_{Cintout}+ClkTrace+t_{Cext})-\max (t_{Cint})-t_{SU}-t_{CO}-$$

$$

$$-\max (t_{Dint}+DataTrace+t_{Dext})$$

Jetzt nutzen wir das Wissen, dass alle Begriffe in Klammern größer als Null sind. Wir wissen also, wie man solche Klammern öffnet: Das Minimum der Summe ist gleich der Summe der Minima, und das Maximum der Summe ist gleich der Summe der Maxima:

$$

$$\min SetupSlack = SR+\min t_{Cintout}+\min ClkTrace+\min t_{Cext} -\max t_{Cint}-$$

$$

$$-t_{SU}-t_{CO}-\max t_{Dint}-\max DataTrace-\max t_{Dext}$$

Lassen Sie uns nun die Begriffe an bestimmten Stellen neu anordnen, um die Begriffe der Prozesse innerhalb des FPGA und der Prozesse innerhalb des externen Geräts in Klammern zu gruppieren:

$$

$$\min SetupSlack = SR-(\max t_{Cint}+t_{CO}+\max t_{Dint}-\min t_{Cintout})+$$

$$

$$+\min ClkTrace-\max DataTrace-(\max t_{Dext}+t_{SU}-\min t_{Cext})$$

Was sehen wir in Klammern? Wenn Sie genau hinschauen und sich noch einmal daran erinnern, dass alle angegebenen Werte größer als Null sind, können wir sagen, dass wir einen Ausdruck einer bestimmten äquivalenten (mit einem Sternchen) Antwortzeit des FPGA-Registers und der äquivalenten Voreinstellungszeit des externen Geräteregisters sehen:

$$

$$\max t_{Cint}+t_{CO}+\max t_{Dint}-\min t_{Cintout}=\max t_{CO}^*$$

$$

$$\max t_{Dext}+t_{SU}-\min t_{Cext}=\max t_{SU}^*$$

$$

$$\min SetupSlack = SR-\max t_{CO}^*+\min ClkTrace-\max DataTrace-\max t_{SU}^*$$

Warum verwenden wir keine äquivalenten Werte, wenn die Chiphersteller sie bereits unter Berücksichtigung ihrer internen Verzögerungen für uns berechnet haben? Äquivalente Werte auf der FPGA-Seite werden vom Compiler ohne Benutzereingriff berechnet, und die äquivalenten Werte des externen Geräts werden im Datenblatt des Geräts explizit angegeben.

Schauen wir uns nun den letzten Ausdruck genauer an. Darin sind dem Analysator die ersten drei Terme bereits bekannt, da wir ihm bereits die Betriebsfrequenz und die Größe der Instabilität angegeben haben. Der Compiler hat nachverfolgt und der Analysator kennt die äquivalente Antwortzeit seines Registers. Dies bedeutet, dass der Analysator die Dauer aller Prozesse im FPGA kennt. Die letzten drei Begriffe sind jedoch für jedes Bein eindeutig, und der Benutzer muss sie selbst berechnen und dem Analysator als Zahl angeben. Was ist das für eine Nummer? Wenn wir uns die letzten drei Begriffe genauer ansehen, werden wir sehen, dass sie als negatives Maximum eines bestimmten Wertes interpretiert werden können:

$$

$$\min ClkTrace-\max DataTrace-\max t_{SU}^*=-\max OutputDelay$$

Und dieser Wert entspricht sinnvollerweise der Verzögerung von allem, was außerhalb des FPGA geschieht, relativ zu allem, was innerhalb des FPGA geschieht. Es heißt so - die Ausgangsverzögerung, Ausgangsverzögerung.

Fassen wir zusammen:

$$

$$\min SetupSlack = SR-\max t_{CO}^*-\max OutputDelay$$

$$

$$\max OutputDelay = \max DataTrace+\max t_{SU}^*-\min ClkTrace =$$

$$

$$=\max (DataTrace+t_{SU}^*-ClkTrace )$$

Nun werden wir eine ähnliche Gleichung für den Retentionsspiel ableiten. Erinnern Sie sich an die allgemeine Gleichung und ersetzen Sie sie durch neue Begriffe:

$$

$$\min Hold Slack = \min DataArrival - \max DataRequired =$$

$$

$$=-HR+\min t_{CLKtoSRC}-\max t_{CLKtoDST}+\min t_{CO}-\max t_H+\min t_D =$$

$$

$$=-HR+\min (t_{Cint})-\max (t_{Cintout}+ClkTrace+t_{Cext}) +t_{CO}- t_H+$$

$$

$$+\min (t_{Dint}+DataTrace+t_{Dext})$$

Öffnen wir die Klammern und gruppieren die Begriffe sofort um jedes der Register:

$$

$$\min Hold Slack =-HR+(t_{CO}+\min t_{Cint}+\min t_{Dint}-\max t_{Cintout})-$$

$$

$$-\max ClkTrace +\min DataTrace-(t_H-\min t_{Dext}+\max t_{Cext})$$

Und wieder sehen wir, wie die Begriffe dieses Mal in äquivalente Mengen gruppiert werden $$$t_{CO}$ und $$$t_H$::

$$

$$\min Hold Slack =-HR+\min t_{CO}^* +\min DataTrace -\max ClkTrace -\max t_H^*$$

Und die letzten drei Begriffe können als minimale externe Verzögerung verstanden werden:

$$

$$\min DataTrace -\max ClkTrace -\max t_H^* = \min OutputDelay$$

Fassen wir zusammen:

$$

$$\min Hold Slack =-HR+\min t_{CO}^* +\min OutputDelay$$

$$

$$\min OutputDelay = \min (DataTrace -ClkTrace - t_H^*)$$

Es sollte betont werden, dass $$$\min OutputDelay$ und $$$\max OutputDelay$- Dies ist das Minimum und Maximum, nicht absolut der gleiche Wert. Jede voreingestellte Analyse und Aufbewahrungsanalyse berücksichtigt unterschiedliche Situationen und unterschiedliche externe Verzögerungen. Dies bedeutet, dass die Begriffe, wie aus den Formeln ersichtlich, unterschiedlich verstanden werden.

Ausgabe von Daten, die von einer externen Uhr getaktet werden

Kommen wir nun zu dem Fall, in dem wir etwas nach außen geben müssen, aber nach einer Uhr außerhalb des FPGA (Abb. 5). Im Allgemeinen befindet sich die Taktquelle außerhalb des FPGA, insbesondere kann sie sich innerhalb eines externen Geräts befinden.





Zahl: 5. Datenübertragung über eine externe Uhr nach außen.



In Abbildung 5 sehen wir die Quelle des Shreds draußen. Dementsprechend ist die Menge$$$t_{Cintout}$und die Zeit für den Übergang des Blocks zum externen Gerät "Clk Trace Ext" erschien.



In Abbildung 5 korrelieren wir die beobachteten Werte mit den Begriffen der allgemeinen Slack-Formeln:

$$

$$t_{CLKtoSRC} = ClkTrace+ t_{Cint}$$

$$

$$t_D = t_{Dint}+DataTrace+t_{Dext}$$

$$

$$t_{CLKtoDST}=ClkTraceExt+t_{Cext}$$

Mit diesen Ausdrücken öffnen wir die Begriffe in der voreingestellten Slack-Formel, gruppieren sie sofort nach Registern und erhalten die entsprechende Form:

$$

$$\min SetupSlack = \min DataRequired - \max DataArrival =$$

$$

$$=SR+\min t_{CLKtoDST}-\max t_{CLKtoSRC}-\max t_{SU}-\max t_{CO}-\max t_D=$$

$$

$$=SR-(\max t_{Cint} +t_{CO} +\max t_{Dint})-\max DataTrace -$$

$$

$$-(\max t_{Dext}+t_{SU}-\min t_{Cext}) -\max ClkTrace+\min ClkTraceExt =$$

$$

$$= SR-\max t_{CO}^*-\max (t_{SU}^*+DataTrace+ClkTrace-ClkTraceExt)$$

$$

$$\min SetupSlack = SR-\max t_{CO}^*-\max OutputDelay$$

$$

$$\max OutputDelay = \max (t_{SU}^*+DataTrace+ClkTrace-ClkTraceExt)$$

Wir analysieren den Laderaum auf die gleiche Weise:

$$

$$\min Hold Slack = \min DataArrival - \max DataRequired =$$

$$

$$=-HR+\min t_{CLKtoSRC}-\max t_{CLKtoDST}+\min t_{CO}-\max t_H+\min t_D =$$

$$

$$=-HR+(\min t_{Cint}+t_{CO}+\min t_{Dint})+\min DataTrace+\min ClkTrace -$$

$$

$$-(t_H-\min t_{Dext}+\max t_{Cext}) - \max ClkTraceExt=$$

$$

$$= -HR+\min t_{CO}^* + \min DataTrace +\min ClkTrace - \max ClkTraceExt -\max t_H^*$$

$$

$$\min Hold Slack = -HR+\min t_{CO}^* + \min OutputDelay$$

$$

$$\min OutputDelay= \min (DataTrace+ClkTrace-ClkTraceExt-t_H^*)$$

Wenn wir in diesem Schema einen bestimmten (aber häufigen) Fall betrachten, in dem sich die Quelle des Tricks in einem externen Gerät befindet, ändern sich die abgeleiteten Formeln nur dadurch, dass ClkTraceExt in ihnen gleich Null wird. Wenn Sie die Quelle der Uhr in das Innere des externen Geräts verschieben, wird das Gerinnsel innerhalb des externen Geräts in unseren Berechnungen mikroskopisch zwischen dem Taktausgang und dem Register verteilt. Dies wird jedoch vom Hersteller des externen Geräts berücksichtigt und in die entsprechenden Werte einbezogen$$$t_{SU}^*$ und $$$t_H^*$...

Eingabe von Daten, die von einem internen FPGA-Takt getaktet werden

Wir wenden uns nun der Betrachtung der Eingangszweige der synchronen Schnittstelle zu. Das FPGA und das externe Gerät in Abbildung 6 werden ausgetauscht.





Zahl: 6. Empfangen von Daten auf Ihrer eigenen FPGA-Uhr.



Die Analyse eines solchen Schemas ist nicht komplizierter als die vorherigen.

$$

$$t_{CLKtoSRC} = t_{Cintout} +ClkTrace +t_{Cext}$$

$$

$$t_D = t_{Dext}+DataTrace+t_{Dint}$$

$$

$$t_{CLKtoDST}=t_{Cint}$$

Wir enthüllen, wir gruppieren ...

$$

$$\min SetupSlack = \min DataRequired - \max DataArrival =$$

$$

$$=SR+\min t_{CLKtoDST}-\max t_{CLKtoSRC}-\max t_{SU}-\max t_{CO}-\max t_D=$$

$$

$$=SR-(t_{SU}+\max t_{Dint}-\min t_{Cint} +\max t_{Cintout}) -\max DataTrace -$$

$$

$$-(t_{CO}+\max t_{Dext} +\max t_{Cext} )- \max ClkTrace$$

Und wir erhalten den Wert der externen Verzögerung, die wir dieses Mal als Eingabe bezeichnen werden:

$$

$$\min SetupSlack = SR-\max t_{SU}^* -\max InputDelay$$

$$

$$\max InputDelay = \max (DataTrace + t_{CO}^* +ClkTrace)$$

Jetzt lässt der Halt nach:

$$

$$\min Hold Slack = \min DataArrival - \max DataRequired =$$

$$

$$=-HR+\min t_{CLKtoSRC}-\max t_{CLKtoDST}+\min t_{CO}-\max t_H+\min t_D =$$

$$

$$=-HR-(t_H-\min t_{Dint} + \max t_{Cint} - \min t_{Cintout})+\min DataTrace +$$

$$

$$+ (t_{CO}+ \min t_{Dext} + \min t_{Cext}) +\min ClkTrace$$

$$

$$\min Hold Slack = HR-\max t_H^*+\min InputDelay$$

$$

$$\min InputDelay= \min (t_{CO}^*+DataTrace+ClkTrace)$$

Eingabe von Daten, die von einer externen Uhr getaktet werden

Entsprechend dem gerändelten betrachten wir auch das Datenübertragungsschema und enthüllen die Begriffe der allgemeinen Formel.





Zahl: 7. Empfang von Daten auf externen Uhren.

$$

$$t_{CLKtoSRC} = ClkTraceExt +t_{Cext}$$

$$

$$t_D = t_{Dext}+DataTrace+t_{Dint}$$

$$

$$t_{CLKtoDST}=ClkTrace+t_{Cint}$$

Voreingestellte Slack-Formel:

$$

$$\min SetupSlack = \min DataRequired - \max DataArrival =$$

$$

$$=SR+\min t_{CLKtoDST}-\max t_{CLKtoSRC}-\max t_{SU}-\max t_{CO}-\max t_D=$$

$$

$$=SR-(t_{SU}+\max t_{Dint}-\min t_{Cint})-\max DataTrace -$$

$$

$$-(t_{CO}+\max t_{Dext}+\max t_{Cext}) -\max ClkTraceExt+\min ClkTrace=$$

$$

$$= SR-\max t_{SU}^*-\max (t_{CO}^*+DataTrace+ClkTraceExt-ClkTrace)$$

$$

$$\min SetupSlack = SR-\max t_{SU}^*-\max InputDelay$$

$$

$$\max InputDelay = \max (t_{CO}^*+DataTrace+ClkTraceExt-ClkTrace)$$

Schlaffretentionsformel:

$$

$$\min Hold Slack = \min DataArrival - \max DataRequired =$$

$$

$$=-HR+\min t_{CLKtoSRC}-\max t_{CLKtoDST}+\min t_{CO}-\max t_H+\min t_D =$$

$$

$$=-HR-(t_H-\min t_{Dint}+\max t_{Cint})+\min DataTrace+$$

$$

$$+(t_{CO}+\min t_{Dext}+\min t_{Cext})+\min ClkTraceExt - \max ClkTrace$$

$$

$$\min Hold Slack = -HR-\max t_H^* + \min InputDelay$$

$$

$$\min InputDelay= \min (t_{CO}^*+DataTrace+ClkTraceExt-ClkTrace)$$

Befindet sich die Quelle der Uhr in einem externen Gerät, setzen Sie ClkTraceExt einfach mit Null gleich.

Visuelle Interpretation

Formeln sind sicherlich gut, aber wenn Sie zum ersten Mal in dieses Thema eintauchen, sehen die Formeln unverständlich und leblos aus. Ich möchte etwas klareres, damit die Formeln sichtbare Bedeutung bekommen. Okay, lassen Sie uns die physikalische Bedeutung der Formeln analysieren, zum Beispiel den Fall der Ausgabe von Daten durch eine externe Uhr . Ich möchte Sie daran erinnern, wie das Diagramm und die Formeln aussehen:



Abb. 8. Datenübertragung nach außen über eine externe Uhr.

$$

$$\min SetupSlack = \min DataRequired - \max DataArrival =$$

$$

$$= SR-\max t_{CO}^*-\max t_{SU}^*-\max DataTrace-\max ClkTrace+\min ClkTraceExt$$

$$

$$\min Hold Slack = \min DataArrival - \max DataRequired =$$

$$

$$= -HR+\min t_{CO}^* + \min DataTrace +\min ClkTrace - \max ClkTraceExt -\max t_H^*$$

Während der Datenübertragung treten zwei Ereignisse auf: Das Quellregister wird ausgelöst und das Zielregister wird ausgelöst. Ereignisse treten auf, weil sie durch die aus der Cloc-Quelle austretenden Clok-Fronten ausgelöst werden. Von hier aus werden wir anfangen zu suchen.

Die Quelle der Uhr erzeugt eine Startfront und gelangt während ClkTrace zum FPGA. Dann wird das FPGA-Register während ausgelöst$$$t_{CO}^*$... Ferner werden die durch diese Operation erzeugten neuen Daten während der DataTrace vom FPGA zum externen Gerät übertragen.

Andererseits erzeugt die Quelle der Uhr auch eine Erfassungsfront, die während des ClkTraceExt zum externen Gerät gelangt.

Diese beiden Ereignisse treten am Dateneingang eines externen Geräts auf. Und hier ist es wichtig, dass die Daten dort ankommen, bevor das Empfangsregister mit der Erfassung beginnt. Sie sollten mindestens noch etwas Zeit haben.$$$t_{SU}^*$, oder noch besser. Der schlimmste Fall wird berücksichtigt, um sicherzustellen, dass dies wahr ist. Wenn es auch im schlimmsten Fall eine Reserve gibt, ist definitiv alles in Ordnung. Daher ist der schlechteste Moment der Datenankunft der späteste Moment.$$$\max (ClkTrace+t_{CO}^*+DataTrace)$... Und der schlimmste Moment des Wartens auf Daten ist der früheste Moment,$$$\min ClkTraceExt - \max t_{SU}^*$... Und selbst im schlimmsten Fall sollte der zweite Moment später sein als der erste:

$$

$$LatchEdge+\min ClkTraceExt - \max t_{SU}^* >$$

$$

$$> LaunchEdge+\max (ClkTrace+t_{CO}^*+DataTrace)$$

Hoffentlich gibt diese Erklärung mehr Aufschluss darüber, was los ist.



In diesem Ausdruck sehen wir die Momente der Fronten - LaunchEdge und LatchEdge, die normalerweise in den Begriffen SR und HR verborgen sind. Erinnern wir uns, was es ist. Bei der Preset- und Hold-Analyse werden vier Kanten berücksichtigt: Die

Setup-Startkante ist die Kante, die bewirkt, dass die Quelle die Daten sendet, die der Empfänger abfangen soll.

Hold Launch Edge ist die Vorderseite, die die Quelle zwingt, die nächsten Daten zu senden, wodurch verhindert werden kann, dass der Empfänger die vorherigen Daten abruft. Per Definition gibt es zwischen Setup LaunchEdge und Hold Launch Edge immer eine Taktperiode.

Die Setup Latch Edge ist die Vorderseite, die den Empfänger zwingt, Eingabedaten zu erfassen.

Hold Latch Edge ist dieselbe Setup Latch Edge. Das heißt, Latch Edge ist physisch eins, es werden einfach zwei Namen für Schönheit in zwei Arten von Analysen gegeben.



Innerhalb von FPGAs funktioniert die synchrone Logik normalerweise nur bei steigenden Flanken (Abbildung 9). In diesem Fall sind aus Sicht der Slack-Analyse die Voreinstellungen Setup Launch Edge und Setup Latch Edge um eine Taktperiode voneinander beabstandet, und aus Sicht der Analyse des Haltens stimmen Hold Launch Edge und Hold Latch Edge überein.



Zahl: 9. Gegenseitige Anordnung der Flanken in dem Fall, in dem beide Register durch die ansteigenden Flanken getaktet werden.



Es verbietet jedoch niemand, ein invertiertes Taktsignal an den Takteingang eines der beiden Register zu legen und es dadurch an der fallenden Flanke des Takts arbeiten zu lassen. Dies geschieht übrigens häufig in denselben SPI-Schnittstellen. Schauen wir uns diese Option genauer an.



Betrachten wir die Situation der Daten, die vom FPGA durch einen externen Takt ausgegeben werden, aber eines der beiden Register arbeitet mit einem invertierten Takt, dh entlang einer fallenden Flanke. Sei es ein Empfangsregister auf einem externen Gerät. Dann werden die Rollen der Fronten in der Zeit unterschiedlich verteilt (Abb. 10).



Zahl: 10. Gegenseitige Anordnung der Fronten in dem Fall, in dem die Quelle durch die ansteigende Flanke und der Empfänger durch die abfallende Flanke getaktet wird.



Durch diese Einbeziehung von Registern können Sie die Größe der Schlitze für Voreinstellung und Halten ausrichten. Wenn die Register von den Fronten der gleichen Richtung aus arbeiten würden, wäre der voreingestellte Durchhang aufgrund der im Vergleich zur Taktperiode geringen Ausbreitung von Signalen entlang der Plattenspuren groß und der Halte-Durchhang sehr gering.



Fig. 11 zeigt das Timing der Uhr an der Taktquelle. Um die Abbildung zu vereinfachen, habe ich den Begriff ClkTraceExt nicht angegeben. Wir gehen davon aus, dass sich die Quelle des Shreds in einem externen Gerät befindet.





Zahl: 11. Die zeitliche Position der Schlupfwinkel relativ zu den Taktfronten in dem Fall, in dem der Empfänger durch die fallende Flanke getaktet wird.



In diesem Bild max Datenankunft- Dies ist der letzte Moment, in dem Daten am Eingang des Empfängers ankommen können. Der früheste Zeitpunkt, an dem sich die Daten bereits am Eingang des Empfängers befinden sollten, ist min Data Required . Der letzte Moment, in dem noch Daten am Eingang des Empfängers vorhanden sein müssen, ist max. Erforderliche Daten . Und der früheste Moment, in dem Daten die Eingabe des Empfängers bereits verlassen können und durch die nächsten Daten ersetzt werden, wird als min Data Leaving bezeichnet .



Jetzt sollten die Formeln und ihre Begriffe klarer werden.

Verwendung der resultierenden Formeln

Wir haben Formeln für externe Verzögerungen erhalten und können eine bestimmte Anzahl von Verzögerungen berechnen, um sie in die Zeitbeschränkungsdatei einzufügen. Diese Formeln bestehen global aus zwei Arten von Begriffen - den Timing-Eigenschaften der Ports des externen Geräts und der Latenz auf den Platinenbahnen.



Portspezifikationen finden Sie normalerweise in Datenblättern unter dem Titel "Elektrische Eigenschaften / AC-Spezifikationen / Timing-Anforderungen". Manchmal werden diese Merkmale mit unterschiedlichen Namen bezeichnet, und Sie müssen klug sein, um sie zu finden. Tabellen mit Zahlen werden jedoch normalerweise von Zeitdiagrammen begleitet, mit denen Sie den gewünschten Parameter identifizieren können. Eine wichtige Nuance, die verwirrend sein kann. In Datenblättern für viele Mikroschaltungen werden Ausgangspins häufig durch die Parameter "Setup Output Time" und "Hold Output Time" beschrieben. In den Formeln dieses Artikels sollten sie wie folgt verglichen werden:$$$t_{SUO}=\max t_{CO}^* , t_{HO} = \min t_{CO}^*$...



Mit Tracks ist es etwas komplizierter. Die genaue Berechnung der Latenz auf der Platine ist keine triviale Frage. Die Verzögerung hängt von der Länge, Breite, Dicke und den Winkeln der Spur, der Dicke und dem Material der Platte, dem Abstand zu verschiedenen Bodenschichten, der Nähe der Spuren zueinander und vielen anderen Faktoren ab. Der Einfluss jedes dieser Faktoren ist jedoch eher gering und bei niedrigen Grenzflächenfrequenzen von bis zu zehn Megahertz können diese Schwierigkeiten vernachlässigt werden. Eine vereinfachte Berechnung der Spurverzögerung sieht folgendermaßen aus: Die Ausbreitungsgeschwindigkeit einer Welle in der Folie wird als gleich der halben Lichtgeschwindigkeit im Vakuum angesehen. Bei der Umwandlung ergibt dies ungefähr 0,007 ns / mm. Der Fehler dieser Schätzung wird durch einen weiten Bereich von Verzögerungsschätzungen ausgeglichen. Für die maximale Verzögerung betrachten wir die spezifische Verzögerung als 0,010 ns / mm und für die minimale - 0,005 ns / mm.



Es gibt noch eine Nuance. Schaltungsingenieure versuchen beim Entwerfen von Leiterplatten, die Spuren synchroner Schnittstellen ungefähr auf die gleiche Weise zu dehnen und die gleiche Länge beizubehalten. Überprüfen Sie die Daten- und Taktspurlängen auf Ihrer Zielplatine. Höchstwahrscheinlich sind sie fast gleich und die Komponente von Ausdrücken (DataTrace - ClkTrace) kann in der Praxis als null betrachtet werden.

Wenn sich im Pfad der Daten oder des Blocks ein Verzögerungselement befindet, muss dies ebenfalls berücksichtigt werden. Dies kann ein Puffer, ein Wechselrichter, ein Pegelwandler oder eine galvanische Trennung sein. Solche Elemente können eine sehr große Verzögerung von zehn Nanosekunden verursachen, weshalb sie sehr sorgfältig behandelt werden müssen.

Fazit

In diesem Artikel haben Sie die Formeln gesehen, die die Ausführung von Zeitbeschränkungen in synchronen Schnittstellen bestimmen. Wenn Sie diese Formeln kennen, können Sie verstehen, wovon die erfolgreiche Datenübertragung abhängt und wie Sie die richtigen Grenzwerte für den Analysator berechnen. Im nächsten Artikel werde ich ein Beispiel für die Formatierung einer Zeitbeschränkungsdatei und die Verwendung des Analysators geben.